안녕하세요, 회로설계 멘토 삼코치 입니다:)
질문자분께서 졸업 논문으로 40:1 serializer를 Cadence 환경에서 직접 아날로그 회로로 구현하셨다는 점에서, 이미 SerDes 관련 설계 역량은 충분히 갖추고 계신 것으로 보입니다. 이와 관련하여 삼성전자 DS부문 메모리사업부에서 SerDes 관련 직무가 존재하는지에 대해 말씀드리겠습니다.
결론부터 말씀드리면, 메모리사업부에서도 SerDes 회로를 다루는 포지션은 존재합니다. 특히 HBM(High Bandwidth Memory)이나 GDDR(Graphics DDR) 같은 고속 인터페이스 기반의 메모리 제품에서는 외부 SoC나 GPU와의 데이터 전송을 위한 고속 I/O가 필요합니다. 이 때 사용되는 PHY 회로에 SerDes(Serializer/Deserializer)가 포함되며, 이는 내부에서 직접 설계하거나, Foundry IP를 기반으로 최적화 설계를 진행하는 경우가 있습니다.
SerDes는 단순히 I/O 인터페이스가 아니라, 메모리 성능의 병목을 해소하고 전력 효율을 유지하면서도 고속 통신을 가능하게 하기 때문에, 전체 메모리 시스템의 성능(PPA)에 결정적인 영향을 미칩니다. 예를 들어, HBM 인터페이스의 경우 수십~수백 기가비트 퍼 세컨드(Gbps)의 대역폭을 지원해야 하므로, clock-data recovery(CDR), equalization, pre-emphasis, jitter 관리 등 다양한 아날로그 및 mixed-signal 설계 기술이 필요합니다. 질문자분의 40:1 serializer 설계 경험은 이러한 기술 요구에 정확히 부합하며, 해당 경험을 포트폴리오로 정리해 어필하시면 충분한 경쟁력이 됩니다.
메모리 관련 직접적인 설계 경험이 없더라도, 고속 인터페이스 회로나 analog-mixed signal 설계, 전력 효율 최적화 경험이 있다면 이를 통해 관련성을 어필하실 수 있습니다. 예를 들어, PLL, DLL, CDR, LVDS, 또는 low-swing driver/receiver 회로 설계 경험이 있다면, 메모리 I/O 회로 또는 인터페이스 회로와의 연관성을 강조할 수 있습니다. 또한, 질문자분의 졸업 논문에서 목표한 속도, jitter 성능, 전력 소모 분석 결과를 제시하고, 이를 어떻게 최적화했는지를 기술한다면 매우 효과적일 것입니다.
메모리사업부에서 가장 중요한 요소 중 하나는 PPA, 즉 Power, Performance, Area입니다. 이 세 가지 요소의 균형이 메모리 제품의 시장성과 직결되기 때문입니다. 예를 들어, 고성능 서버용 DRAM은 Bandwidth를 높이기 위한 high-speed 설계가 중요하고, 모바일 DRAM은 소비전력을 최소화하면서도 일정 수준의 성능을 유지해야 하며, 비용과 크기 제한이 있는 Embedded DRAM은 chip area 최적화가 핵심 과제가 됩니다. 특히 analog/mixed-signal 회로에서는 전류소모가 큰 회로를 어떻게 분산하고 bias를 제어할지, 어떤 topology가 면적을 줄이면서도 성능을 유지할 수 있는지를 설계자 수준에서 판단해야 하므로, PPA는 핵심 설계 지표가 됩니다.
정리하자면, SerDes 회로는 메모리사업부 내에서도 중요한 기술이며, 질문자분의 아날로그 serializer 설계 경험은 충분히 어필할 수 있는 자산입니다. 메모리 전용 회로 경험이 부족하더라도, 고속 통신과 관련된 아날로그 회로 설계 역량을 논리적으로 연결해 설명하시면 좋은 결과가 있을 것입니다.
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